Seminar OpenTitan – Security Engineering gegen SCA und Fault Injection

Seitenkanal- und Fault-Angriffe richten sich gegen physische Eigenschaften und fehlerhafte Zwischenzustände, nicht nur gegen funktionale Schnittstellen. Schutzmaßnahmen müssen deshalb vom RTL-Entwurf über Firmware und Verifikation bis zum Laborversuch konsistent sein.

Das Seminar arbeitet mit konkreten Angriffshypothesen und leitet daraus Entwurfsregeln, Alerts, Eskalation und prüfbare Nachweise ab. MUBI-Signale, sparse Zustandsmaschinen, Shadow Register, Busintegrität, Maskierung und Ergebnisredundanz werden nicht als Einzeltricks, sondern als abgestimmtes Sicherheitskonzept behandelt.

Inhaltsübersicht

• Seminarziel
• Zielgruppe
• Voraussetzungen
• Lernziele
• Seminarinhalte
  • Angreifermodell und Angriffshypothesen
  • Seitenkanäle und Datenabhängigkeit
  • Sichere Zustandsmaschinen und Kodierungen
  • Shadow Register und konsistente Konfiguration
  • Bus- und Speicherintegrität
  • Kryptografische Fault-Resilienz
  • Alerts, Eskalation und sichere Endzustände
  • Firmware- und Softwarehärtung
  • DV- und Formalnachweise
  • Laborbewertung und Evidenz
• Praxisübungen

Seminarziel

Physische und logische Angriffsszenarien sollen in konkrete Sicherheitsanforderungen, RTL- und Firmwaremaßnahmen, Verifikationsziele sowie Labortests überführt und anhand nachvollziehbarer Evidenz bewertet werden können.

Zielgruppe

Hardware Security Engineers, RTL- und SoC-Entwickler, Verifikationsingenieure, Kryptografieentwickler, Firmware Security Engineers, Penetrationstester und Evaluierungsteams.

Voraussetzungen

Gute Kenntnisse in digitalem Hardwareentwurf, SystemVerilog oder vergleichbarer HDL, eingebetteter Sicherheit und OpenTitan-Architektur. Grundlagen zu Kryptografie, Assertions und Verifikation werden vorausgesetzt.

Lernziele

• SCA- und Fault-Angriffsflächen systematisch erfassen
• Sichere Kodierungen und redundante Kontrollmechanismen passend auswählen
• Bus-, Register-, FSM- und Kryptografiepfade gegen Manipulation härten
• Alerts, Eskalation, Wipe und Reset als abgestufte Reaktion entwerfen
• RTL-, DV-, Firmware- und Laborergebnisse zu einem Sicherheitsnachweis verbinden

Seminarinhalte

Schritt 1: Angreifermodell und Angriffshypothesen

1. Beobachtungs-, Injektions- und Kombinationsangriffe nach Zugang und Fähigkeit ordnen
2. Schutzgüter, kritische Zeitfenster und sicherheitsrelevante Kontrollentscheidungen erfassen
3. Glitch-, Laser-, EM-, Spannungs-, Clock- und Softwaretrigger-Szenarien abgrenzen
4. Erfolgskriterien des Angreifers und sichere Systemendzustände definieren

Schritt 2: Seitenkanäle und Datenabhängigkeit

1. Timing-, Leistungs- und elektromagnetische Leckagequellen im Datenpfad identifizieren
2. Geheime Adressen, Verzweigungen, Speicherzugriffe und Zwischenwerte erfassen
3. Maskierung, konstante Abläufe, Blinding und Randomisierung nach Anwendungsfall bewerten
4. Testhypothesen und statistische Bewertung für relevante Operationen festlegen

Schritt 3: Sichere Zustandsmaschinen und Kodierungen

1. Sparse FSM-Kodierung anhand Abstand und Fehlererkennung auswählen
2. Ungültige Zustände, Defaultpfade und Terminalfehlerreaktion definieren
3. MUBI-Signale für sicherheitskritische Freigaben und Zustandsübergänge einsetzen
4. Synthese-, Optimierungs- und CDC-Einflüsse auf die Schutzwirkung prüfen

Schritt 4: Shadow Register und konsistente Konfiguration

1. Kritische Konfigurationsregister nach Manipulationswirkung priorisieren
2. Mehrfachschreib-, Commit- und Readback-Verfahren als Transaktion modellieren
3. Updatefehler, Vergleichsfehler und unerwartete Schreibzugriffe alarmieren
4. Firmwaretreiber und Testfälle an die geschützte Schreibsequenz anpassen

Schritt 5: Bus- und Speicherintegrität

1. Adress-, Daten-, Opcode- und Steuerinformationen auf schützenswerte Übertragungen prüfen
2. End-to-End-Integritätscodes und Fehlerweitergabe in den TL-UL-Pfad einordnen
3. Instruktions-, Daten- und Registerzugriffe gegen Umleitung und Korruption testen
4. Speicherfehler, Scrambling und Integritätsverletzung in eine gemeinsame Reaktion einbinden

Schritt 6: Kryptografische Fault-Resilienz

1. Schlüsselableitung, Signaturprüfung und Entschlüsselung als kritische Operationen identifizieren
2. Redundante Berechnung, Ergebnisprüfung und Kontrollflussüberwachung kombinieren
3. Sideloaded Schlüssel und Zwischenwerte bei Fehlern sicher löschen
4. Differenzielle Fault-Szenarien und wiederholte Angriffe in Testpläne aufnehmen

Schritt 7: Alerts, Eskalation und sichere Endzustände

1. Recoverable und fatal Alerts nach Sicherheitswirkung klassifizieren
2. Alert Handler, Eskalationsphasen, Reset und Wipe als Reaktionskette konfigurieren
3. Lokale Fehlerreaktion und systemweite Eskalation auf Doppel- und Mehrfachfehler abstimmen
4. Liveness, Fehlalarm und Umgehung der Eskalation negativ testen

Schritt 8: Firmware- und Softwarehärtung

1. Werte, Zustände und Rückgaben an unabhängigen Stellen plausibilisieren
2. Zeitfenster und atomare Sequenzen gegen Unterbrechung und Wiederholung absichern
3. Fehlerprotokollierung ohne Offenlegung geheimer Zwischenwerte gestalten
4. Recovery nur aus einem eindeutig sicheren Hardwarezustand zulassen

Schritt 9: DV- und Formalnachweise

1. Fault-Kampagnen, Assertions und formale Eigenschaften aus den Sicherheitszielen ableiten
2. Single- und Multi-Bit-Fehler an FSM, Register, Bus und Kontrollsignalen injizieren
3. Coverage für Fehlererkennung, Alertauslösung und Endzustand definieren
4. Nicht erreichbare oder unvollständig getestete Szenarien als Restrisiko dokumentieren

Schritt 10: Laborbewertung und Evidenz

1. Messaufbau, Trigger, Testvektoren und Wiederholungszahl kontrolliert festlegen
2. Leckage- und Fehlerraten gegen definierte Akzeptanzkriterien auswerten
3. RTL-, DV-, Firmware- und Laborbefunde auf dieselbe Angriffshypothese beziehen
4. Abweichungen, Kompensationsmaßnahmen und erneute Freigabe nachvollziehbar dokumentieren

Praxisübungen

1. Ein SCA- und Fault-Bedrohungsmodell für einen kryptografischen Ablauf erstellen
2. Eine kritische FSM mit sparse Kodierung, Fehlerzustand und Alertanforderungen entwerfen
3. Eine Shadow-Register-Sequenz mit Firmware- und Negativtests spezifizieren
4. Eine Fault-Injection-Kampagne für Bus, Schlüsselpfad und Bootprüfung planen
5. Eine Evidenzmatrix aus Designmaßnahme, DV-Test, Firmwareprüfung und Laborversuch aufbauen